Automatizuotas integrinių grandynų projektavimas

11. Automatizuotas integrinių grandynų projektavimas

Būtinybė naudoti elektronines skaičiavimo mašinas (ESM) projektuojant elektroninę aparatūrą buvo įvardinta jau 1960-ais metais, t.y. dar prieš didelių integrinių grandynų (DIG) sukūrimą. Automatizuoti projektavimo metodai buvo pradėti taikyti ESM loginių blokų ir elektroninių schemų projektavimui. Atsiradus didelės integracijos grandynams (DIG) ir jiems tobulėjant, kartu vystėsi ir automatizuoti projektavimo metodai. Šiandien DIG projektavimas be kompiuterio praktiškai neįmanomas.Esant šiuolaikiniams skaičiavimo technikos ir projektavimo priemonių išsivystymo lygiui, integrinių grandynų projektavimas tapo būtinybe kiekvienam šios srities specialistui. Šiame skyriuje panagrinėsime DDIG automatizuoto projektavimo etapus, projektavimo sistemos struktūra ir paanalizuosime DIG topologijos projektavimo metodus.

11.1 Integrinių grandynų projektavimo ypatumai

Priklausomai nuo funkcinės paskirties, integriniai grandynai skirstomi į šias grupes:

• loginiai integriniai grandynai;

• analoginiai ir analoginiai – skaitmeniniai grandynai.

Didžiausią dalį visų integrinių grandynų sudaro loginiai grandynai. Taip yra todėl, kad integrinės technologijos yra labiau tinkamos skaitmenines schemas, nei analogines. Skaitmeninės schemos šiuo atveju turi keletą pranašumų: 1) galima suformuoti schemą iš vieno tipo elementų; 2) galima sukurti schemas su universaliomis funkcijomis, 3) paprasta įsiminti.skaitmeninį, signalą. Taigi sskaitmeninių signalų apdorojimo metodų taikymas super didelių grandynų (SDIG) technologijose yra labiau paplitęs ir turi tendenciją augti. Dėl to, SDIG projektavimas didžia dalimi yra orientuotas į skaitmeninių schemų projektavimą.

Pagrindinės puslaidininkinės struktūros realizuojamos SDIG yra bipolinės ir MOP struktūros. Bipolinės puslaidininkinės sstruktūros pasižymi didele sparta ir didele suvartojama galia. Tokių struktūrų gamybos procesas yra gana sudėtingas ir reikalauja didelio kristalo ploto. MOP šiuo atžvilgiu yra jų priešingybė. Būtent todėl SDIG dažniausiai naudojami MOP tranzistoriai. Bendru atveju SDIG su bipoliniais tranzistoriais naudojamos tada, kai reikalinga didelė greitaveika, t.y. apdoroti aukšto dažnio signalus. Kai schemoms nekeliami kokie nors ypatingi reikalavimai, naudojami MOP tranzistoriai. Kai reikalinga maža suvartojama galia – KMOP tranzistoriai.

Pagal projektavimo būdą SDIG yra skirstomi į: pilnai užsakomi, užsakomi, pusiau užsakomi ir programuojamos loginės struktūros. Kiekvienu iš šių atveju projektavimo metodika skiriami.

1. Kuriant pilnai užsakomus integrinius grandynus (IG) vykdomas pilnas projektavimo ciklas: projektuojama originali analoginių ir loginių elementų topologija, išdėstomi funkciniai elementai, kuriamas sujungimų piešinys (vykdomas trasavimas). Šis IG kūrimo metodas įgalina ggauti didžiausią elementų tankį ir geras elektrines charakteristikas. Tačiau toks projektavimo metodas brangus, labai sudėtingas ir ilgai trunka. Šis metodas labai parankus stambios apimties serijoms gaminti.

2. Kuriant užsakomus IG naudojamos įvairaus sudėtingumo elementų bibliotekos. Šiuo atveju elementariųjų schemos ląstelių schemotechniniai ir topologiniai vaizdai jau sukurti, suprojektuota ląstelė turi savitas elektrines charakteristikas, užima tam tikrą plotą. Tai gerokai sutrumpina ir labai supaprastina projektavimo procesą. Šis metodas labai parankus automatiniam IG ir jos topologijos projektavimui. Tačiau elektrinės tokių schemų charakteristikos blogesnės, bibliotekos eelementai dėl savo universalumo yra pertekliniai, todėl šio tipo schemos sudėtingesnės, elementų tankis ir išdėstymas nėra optimalus. Šis metodas labai parankus mažos apimties serijoms.

3. Pusiau užsakomų IG projektavimui naudojamos bazinių ląstelių matricos (BLM). Šių schemų gamybai naudojamos plokštelės, kuriose jau suformuotos vieno tipo puslaidininkinių struktūrų matricos. Matricos ląstelė – tai tam tikros technologijos tranzistorių ir pasyviųjų elementų rinkinys, kurį galima sujungti į norimą loginį elementą. Šiuo atveju projektavimo ir gamybos procesas pats trumpiausias ir paprasčiausias. Čia efektyviai panaudojamos automatinio IG projektavimo priemonės. Deja, šio tipo schemos yra labai perteklinės, todėl jų komponavimo ir elektrinės charakteristikos blogesnės nei abiejų anksčiau aptartųjų schemų grupių.

4. Programuojamosios loginės struktūros arba programuojamos loginės matricos, kuriose visą integrinės schemos plotą užima standartinės ląstelės ir šių ląstelių bei jų tarpusavio sujungimų konfigūraciją galima užprogramuoti gamybos arba derinimo proceso metu.

11.2 Integrinių grandynų projektavimo etapai

SDIG projektavime galima išskirti du pagrindinius etapus: elektrinis projektavimas ir fizinis projektavimas. Elektriniam projektavimui yra priskiriama funkcinis projektavimas, loginis projektavimas ir schemotechninis projektavimas. Fiziniam projektavimui priskiriama topologijos projektavimas ir mikroschemos konstrukcijos projektavimas. Tipinis skaitmeninio SDIG projektavimo procesas pavaizduotas 11.1 paveiksle.

11.1 pav.

Projektavimo procesas prasideda nuo idėjos. Projektuotojas turi sudaryti projektuojamos sistemos elgsenos aprašymą. Šio projektavimo etapo rezultatas gali būti duomenų srautų diagrama, duomenų srautų grafas ar ppseudokodas. Šis aprašymo lygmuo yra abstrakčiausias. Jis aprašo projekto funkcijas, bet nenurodo, kaip jos turėtų būti įgyvendinamos. Funkcijos tik susieja projekto išėjimus su projekto įėjimais. Šio lygmens aprašymas gali būti vartojamas kaip projekto dokumentacija ir suprantamas nespecialistui.

Tolesnis projektavimo etapas – sudaryti loginės (skaitmeninės) sistemos duomenų srautų kelius. Šiame etape projektuotojas apibrėžia registrus ir loginius vienetus, reikalingus sistemos įgyvendinimui. Šios komponentės gali būti sujungtos tarpusavyje, vartojant dvikryptes ir vienkryptes šynas. Remiantis planuojama sistemos elgsena, sudaroma testų procedūra, siekiant patikrinti duomenų judėjimą per šynas tarp registrų ir loginių vienetų. Šis aprašymo lygmuo jau turi gana daug techninių detalių ir negali būti vartojamas kaip netechninė dokumentacija. Tačiau specialistui jis yra dar gana abstraktus ir projektuotojas pagal šį lygmenį gali pateikti nurodymus sintezės programai, kad sintezuotų žemesnio lygmens aprašymą.

Tolesnis projektavimo etapas – loginis projektavimas. Šiame etape, realizuojant registrus, loginius vienetus ir šynas, parenkami trigeriai ir ventiliai. Projekto etapo rezultatas yra trigerių ir ventilių sąrašas. Šio lygmens aprašymas dažnai vadinamas projekto struktūriniu aprašymu. Iš šio lygmens aprašymo nesudėtinga sintezuoti aparatūrą. Be to, iš šio aprašymo jau nematyti projektuojamos aparatūros funkcijų.

Tolesnis projektavimo etapas transformuoja ankstesnio etapo ventilių sąrašą į schemos topologiją. Per šią procedūrą trigeriai ir ventiliai pakeičiami bibliotekos standartiniais topologijos elementais arba ląstelėmis.

Galutinis projektavimo etapas yyra gamyba, kuri naudoja topologijos specifikaciją, kad pagamintų didelę integrinę mikroschemą korpuse.

11.3 SDIG projektavimo sistemos struktūra

Projekto transformavimo iš vieno etapo į kitą darbas yra varginantis ir pasikartojantis. Šiai veiklai labai padeda projektavimo automatizavimas. Projektavimo automatizavimo priemonės gali padėti projektuotojui aprašyti projektą, generuoti aparatūrą, generuoti testines sekas, formuoti dokumentaciją, verifikuoti projektą. Tokios priemonės savo specifines funkcijas atlieka kiekvieno projekto etapo pabaigoje. Kitos automatizavimo priemonės atlieka sintezės funkcijas, kurios automatiškai generuoja ventilių sąrašus pagal registrines ir šynines projektuojamos sistemos struktūras taip pat sintezuoja topologiją.

Bene geriausiai šiuo metu žinoma ir plačiausiai paplitusi projektavimo sistema, apjungianti visus minėtus projektavimo etapus, yra CADENCE. Šios projektavimo sistemos struktūra pavaizduota 11.2 paveiksle.

11.2 pav.

11.4 SDIG topologijos projektavimas

Projektuojant skaitmenines logines schemas, bendruoju atveju, norima schema gaunama kombinuojant abstrakčius funkcinius elementus, vadinamus celėmis arba moduliais. Juos sudaro IR-NE bei ARBA-NE elementai, trigeriai, postūmio registrai, pastovios atminties ląstelės. Projektavimo rezultate šiuo atveju sudaromas aprašas, apimantis informaciją, apie loginę schemą, naudojamas celes ir jų sujungimų charakterį ir projektuojamos loginės schemos schematinis vaizdas. Duomenys pateikiami abstrakčia forma arba logikos aprašu.

Tolesniame projektavimo etape vyksta:

a) blokų formos, matmenų ir blokų vidinės struktūros nustatymas,

b) blokų išdėstymas ir jų tarpusavio sujungimų projektavimas. Sprendžiamas trasavimo uždavinys.

Taip nuo loginės informacijos pereinama prie geometrinės informacijos.

Topologijos projektavimo uždavinį galima nagrinėti kaip

savos rūšies grafinį galvosūkį. Čia stačiakampėje srityje dėstoma daugybė celių, kurios dažniausiai taip pat stačiakampės, ir celės tarpusavyje sujungiamos elektriniais laidininkais taip, kad būtų išlaikomi elektrinių ryšių reikalavimai, taškų, išdėstytų kiekvienos celės ir visos srities periferijoje, atžvilgiu. Be to, kad išvengti tarpusavio sąveikos tarp laidininkų ir celių, elektriniai laidininkai turi būti tam tikro pločio ir išdėstyti griežtai apibrėžtais atstumais vienas nuo kito.

Daugumoje, atvejų KMOP schemose jungiamųjų takelių masyvą sudaro daugiasluoksnę struktūra: metalinių laidininkų ir polikristalinio silicio sluoksniai. Norint išvengti laidininkų ssusikirtimo pastarieji naudojami užtūros elektrodams. Metalinių sluoksnių skaičius gali būti įvairus. Ilgėjant polikristalinio silicio laidininkų sritims, pastebimai blogėja schemos elektrinės charakteristikos, nes didėja laidininkų varža ir parazitinė talpa (RC). Kai metalinių takelių ilgis didinamas, pablogėja schemos dažninės charakteristikos. Dabartiniu metu didelės integracijos SDIG informacijos apdorojimo greitį kristale dažnai lemia ne jo pagrindinių elementų greitaveika, o laidininkų vėlinimo trukmės. Dažnai (apie 80%) didesnė dalį kristalo sudaro sritys padengtos laidininkais.

Jautriausia SDIG projektavimo vieta, reikalaujanti daugiausiai ekonominių ir laiko sąnaudų yra topologijos projektavimas. PPagrindinis šios stadijos skirtumas nuo kitų projektavimo etapų yra tas, jog, projektuojant topologinį piešinį automatinėmis projektavimo programomis, gauti rezultatai yra iš esmės blogesni nei naudojant rankinius ar dialoginius projektavimo metodus.

Kita vertus, rankinio, ir dialoginio projektavimo metodų panaudojimą riboja didelis elementų kkiekis (šimtai tūkstančių loginių elementų) ir didelis klaidų, kurias po to reikia taisyti, kiekis. Šiuo atveju uždavinys praktiškai neišsprendžiamas rankiniu būdu.

Automatinio projektavimo kokybę blogina tai, jog įvedant tikslo funkcijas ir ribojančias sąlygas (jos negali būti tiksliai apibrėžtos) ir formalizuojant šią informaciją, jau įvedami supaprastinimai. Šiuo atveju optimalų sprendinį rasti galima, tačiau jo suradimo laikas didėjant schemų integracijos lygiui auga eksponentiniu dėsniu. Be to, šių uždavinių sprendimui reikia kas kart sudėtingesnės įrangos.

Integrinių mikroschemų kainą sudaro jų projektavimo išlaidos (pastovi dedamoji) ir gamybos išlaidos (kintama dedamoji). Projektavimo išlaidas galima sumažinti standartizuojant topologiją ir taip supaprastinant jų projektavimo uždavinį. Gamybos išlaidas galima sumažinti didinant elementų tankį, integracijos laipsnį bei didinant gerų schemų išeigą. Kadangi šios sąlygos prieštarauja viena kitai, paprastai ieškoma kompromiso.

Mažų serijų iintegrinėms schemoms svarbiau yra sumažinti projektavimo išlaidas, todėl čia vyrauja standartinės topologijos, projektuojamos automatizuoto projektavimo sistemomis.

11.4.1. Topologinio piešinio projektavimo metodai

Galimi du topologijos projektavimo vyksmo variantai: pirmas – nuoseklusis metodas, kai projektuojama iš viršaus į apačią, t.y. pereinant nuo sudėtingų struktūrinių blokų prie mažesnio sudėtingumo funkcinių blokų, toliau parenkant ar projektuojant mažo sudėtingumo elementus; antras – hierarchinis metodas, kai projektuojama iš apačios į viršų.

Naudojant nuoseklųjį topologinio piešinio metodą projektavimo seka yra tokia:

a) posistemių, funkcinių blokų ir mazgų konstravimas;

b) pagrindinių struktūrų išdėstymo kkristalo paviršiuje bendrojo plano sudarymas (išskiriamos sritys funkciniams blokams, kontaktinėms aikštelėms, periferinėms sritims); bendrajam planui taikomi pagrindiniai optimizavimo kriterijai: galimai paprasta sujungimų konfigūracija, tolygus didesnę šilumą išsklaidančių elementų išdėstymas; funkcinių elementų ir kontaktinių aikštelių išdėstymas pagal numatytą cokoliuotę;

c) struktūrų ir blokų išdėstymo optimizavimas, sujungimų trasavimas; (optimizavimo kriterijai – minimalus kristalo plotas, minimalus jungiamųjų takelių ilgis ir jų susikirtimų skaičius);

d) topologinio piešinio ir suprojektuotos schemos topologijos elektrinių charakteristikų kontrolė (čia nagrinėjama ne tik laikinės charakteristikų ir elektriniai parametrai, bet ir vykdoma parazitinių ryšių bei schemos šiluminio režimo analizė);

e) topologijos korekcijos, įvertinant schemos topologijos charakteristikų kontrolės rezultatus;.

Loginės sistemos SDIG kristalo topologijos planas pateiktas 11.3 paveiksle.

11.3 pav.

Topologijos ploto minimizavimui labai patogu visiems funkciniams blokams suteikti unifikuotų matmenų stačiakampių formą. Tuomet jie išdėstomi didžiausiu tankiu.

Hierarchinis topologijos projektavimo metodas pagrįstas loginės schemos ar struktūros atvaizdavimu pavieniais priimtinų matmenų blokais, toliau šiuos blokus patalpinant ir jungiamuosius takelius trasuojant taip, kad projektavimas vyktų nuo žemesniojo lygmens į aukštesnįjį. Visų lygių topologinio piešinio projektavimui naudojami tradiciniai metodai: bibliotekos elementų metodas, automatizuotas ir dialoginis (interaktyvusis) projektavimas. Topologijos projektavimo hierarchinis principas pateiktas 11.4 ir 11.5 paveiksluose. Visos didelės integrinės schemos duomenų bazės valdymas ir atskirų lygių tarpusavio sąveika apsprendžiama hierarchiniu medžiu (11.4 pav.).

11.4 pav.

11.5 pav.

Ventilinių matricų arba bazinių kristalų metodas ppagrįstas pagrindo, kuriame iš anksto numatyta tvarka išdėstytos bazinės loginės schemos arba bazinės ląstelės, sukūrimu ir gamyba. Norimos struktūros didelė integrinė schema ir jos topologija sukuriama suprojektuojant reikiamus tarpusavio sujungimus (jungiamuosius takelius). Bendra matricinės DIG topologijos struktūra pavaizduota 11.6 paveiksle, o bazinė ląstelė ir jos ekvivalentinė schema pateiktos 11.7 paveiksle.

11.6 pav.

11.7 pav.

Sudarius reikiamus sujungimus iš 11.7 paveiksle parodytos bazinės ląstelės galima sukurti elementariuosius loginius elementus IR-NE, ARBA-NE. Sujungus keletą bazinių ląstelių galima sukurti makroląstelę, t.y. sudėtingesnius loginius elementus IR-ARBA-NE, trigerį, skaitiklį ir kt.

Makroląstelių ir bazinių ląstelių vidinių sujungimų piešiniai suprojektuojami iš anksto ir paprastai saugomi bibliotekoje. Todėl automatinio topologijos projektavimo objektas yra loginių blokų kūrimas iš bazinių ląstelių ir makroląstelių, bei jų tarpusavio sujungimų sudarymas. Trasoms pravesti tarp bazinių ląstelių eilių iš anksto sudaryti fiksuoto pločio kanalai, jei jų nepakanka trasos vedamos per ir tuščias (nepanaudotas) bazines ląsteles.

Galimas kitoks bazinių ląstelių pagrindo konstrukcinis variantas, kai naudojama ištisinė matrica be tarpų tarp ląstelių eilių, šiuo atveju visos pirmojo lygio trasos vedamos per nepanaudotų ląstelių sritis. Šis matricų projektavimo variantas vadinamas ventilių matrica.

Standartinių bibliotekos elementų metodas ypač patogus automatizuotai projektuojant MOP ir KMOP integrinių schemų topologijas. Šiuo atvejų bibliotekos elementų topologija, atitinkanti tam tikrą technologinį procesą ir minimalų toje technologijoje naudojamą linijos pplotį (minimalią kiaurymę, kurią leidžia sukurti ši technologija), taip pat sukuriama iš anksto ir saugoma bibliotekoje.

Projektuojamas SDIG kristalas – stačiakampė struktūra, kurios kraštuose (periferinėje dalyje) išdėstomos buferinės aikštelės ir kontaktinės aikštelės, skirtos prijungti SDIG išvadams. Plotas tarp kontaktinių aikštelių, išlaikant projektinį atstumą tarp jų, yra skirtas IG elementams. Šie elementai apjungiami į makroceles arba, pagal vykdomą funkciją, jiems išskiriama regiono dalis. Paprastai įvairaus sudėtingumo elementai išdėstomi stulpeliais arba blokais (įvairios konfigūracijos stačiakampiais), o jungiamiesiems takeliams išskiriamos komutacinės sritys – kanalai.

Jungiamieji takeliai pagal hierarchiją yra kelių rūšių:

a) makrocelės ar atskiros regiono dalies, pvz., atminties, analoginės dalies sujungimai;

b) sujungimai tarp makrocelių ir atskirų regiono dalių;

c) maitinimo ir žemės šynos.

Kanalai – tai siauros sritys tarp stulpelių, jie kerta kristalą tiek vertikaliai, tiek horizontaliai. Kanalai gali skirtis tiek savo talpa (magistralių, kuriose patalpinami sujungimų fragmentai, orientuoti išilgai kanalo, skaičiumi), tiek savo konstrukcija. Sujungimai tarp gretimų kanalų vykdomi per tiltelius arba kitu metalizacijos lygiu. Galimi du arba daugiau jungiamųjų takelių lygių, kurių apatinis (giliausias) sukuriamas panaudojant polikristalinio silicio juosteles, naudojamas MOP tranzistorių užtūroms, kiti jungiamųjų takelių lygiai kuriami panaudojant plonasluoksnius laidininkus. Ilgiausi arba mažiausios varžos takeliai paprastai formuojami viršutiniame sluoksnyje. Labai sudėtingose schemose maitinimo ir žemės šynos formuojamos atskiruose sluoksniuose ir išdėstomos statmenai viena kitai,

taip sumažinant trumpo jungimo tikimybę.

Šis metodas nuo ventilinių matricų arba bazinių kristalų metodo skiriasi tuo, kad kiekvienos didelės integrinės schemos topologiją reikia projektuoti atskirai. Reiškia, stulpelių ar blokų išdėstymo vietos bei sritys, kuriose pravedami jungiamieji takeliai nėra fiksuotos. Todėl globalinė užduotis projektuojant šio tipo topologiją yra sukurti optimalių matmenų kristalą (galimai mažesnį), kartu užtikrinant 100% tarpusavio sujungimų trasavimą. Projektavimui gali būti panaudotos dviejų rūšių sistemos: kai beveik visi blokai yra vienodo ilgio; kai naudojami skirtingų matmenų blokai.

Vienas iš pagreitintų automatinio ttopologijos projektavimo metodų yra simbolinės topologijos projektavimas. Šis būdas įgalina sumažinti reikiamų atlikti operacijų skaičių pereinant nuo elektrinės schemos prie bendro topologinio ar pavienių šablonų (sluoksnių) piešinio. Simbolinio metodo pagrindinė idėja yra ši: vykdoma pagrindinių elementų (tranzistorių, kontaktinių angų, kontaktinių aikštelių), naudojamų nagrinėjamai schemų klasei projektuoti, mikrotopologijų standartizacija. Pvz. p – ar n – kanalinį MOP tranzistorių galima pavaizduoti vienu simboliu, iš anksto pažymėjus šiuo simboliu polikristalinio silicio ir difuzinio sluoksnio sankirtos vietą, Atitinkamai pažymimi ir kiti schemos elementai: kontaktas mmetalas-metalas, kontaktas metalas-polikristalinis silicis, kontaktas su pagrindu, metalinė ir polikristalinio silicio šynos. Kiekvienam tipiniam elementui suteikiamas vardas ir grafinis simbolis, kuriuo jis ir pažymimas projektuojamame brėžinyje.

Plačiausiai žinomi du simbolinės topologijos sudarymo metodai: topologijos sudarymas pagal fiksuoto žingsnio koordinatinį tinklelį ir ttopologijos sudarymas „lazdelių metodu“. Simboliai leidžia naudoti supaprastintas projektines normas, galima nesunkiai patikrinti elektrinių sujungimų teisingumą ir topologijos eskizus.

Simbolinė topologija įgalina vykdyti ir automatinį topologijos suspaudimą prieš transformuojant ją į sluoksnių šablonų piešinius. Topologijos suspaudimo proceso esmė – nustatomos simbolių absoliutinės koordinatės, šiam procesui panaudojant simbolių sujungimo ypatumus (santykines koordinates) taip, kad būtų tenkinamos projektavimo taisyklės, o piešinio plotas liktų minimalus. Tai leidžia labai sutrumpinti projektavimo laiką, bendrą operacijų skaičių, projektuotojui nereikia žinoti ir paisyti kiekvieno sluoksnio projektavimo taisyklių.

11.4.2. Topologijos piešinio sintezės metodika

Apibendrintas integrinio grandyno topologijos sintezės uždavinys formuluojamas taip: pateikta elektrinė schema ir jos elementų biblioteka, žinomi konstrukciniai-technologiniai apribojimai ir projektavimo kriterijai; šiame informaciniame lauke reikia automatizuotais metodais sukurti optimalų elementų ir sujungimų išdėstymą.

Šis sintezės uždavinys gali būti išskaidomas įį:

a) komponavimo uždavinį;

b) išdėstymo uždavinį;

c) trasavimo uždavinį.

Komponavimo uždavinys – suskirstyti elektrinės schemos elementus blokais taip, kad ryšių skaičius tarp blokų būtų minimalus. Be susietumo kriterijaus dažnai reikia parinkti tokį komponavimo būdą, kad būtų sudaryta elementų grupė, vykdanti konkrečią loginę funkciją, pvz., sukurti sumatorių, trigerį ir t.t. Ribojančiu faktoriumi yra ir blokų talpa, t.y. jiems priskiriamas elementų ir išvadų skaičius. Kartais vertinamos ir individualios elementų charakteristikos, pvz. jų plotas.

Išdėstymo uždavinys – optimaliai patalpinti elementus uždaroje srityje atsižvelgiant į kiekybinių kriterijų visumą iir konstrukcinius bei technologinius apribojimus. Bendriausias apribojimas – elementų nepersidengimas, tarp elementų turi likti ne mažesnis nei technologiškai nustatyta atstumas, pvz., 0,5 m ar l m. Kartais nerekomenduojama greta kai kurių elementų talpinti didesnę galią išsklaidančius elementus.

Svarbiausias optimalaus išdėstymo kriterijus yra palankiausių elementų ir fragmentų trasavimo sąlygų sukūrimas. Kadangi trasavimas vykdomas po elementų išdėstymo, šis kriterijus yra orientacinis. Svarbu elementus išdėstyti taip, kad trasuojant pavyktų sudaryti visus reikiamus sujungimus ir elementų tankis būtų didžiausias. Išdėstymo uždavinys sprendžiamas visuose hierarchijos lygiuose. Elementais yra sritys, užimtos jau suprojektuotais ankstesniuose hierarchijos lygiuose fragmentais, o sujungimais – trasos, jungiančios tarpelementinius ekvipotencialinius išvadus.

Trasavimo uždavinys – optimaliai sudaryti užduotoje srityje fragmentų išvadų sujungimus pagal sintezuojamo elemento elektrinę schemą, kartu įvertinant kokybės ir konstrukcinius-technologinius kriterijus.

IG topologijos sintezės uždavinio sprendimui sudaromi:

a) elektrinės schemos grafų lygio modeliai;

b) daugiakampių modeliai pagal nurodytas fragmentų išvadų vietas;

c) fizines charakteristikas vertinantys modeliai, kuriuose aprašomi technologiniai sluoksniai.

Galimi SDIG topologijos sintezės algoritminiai metodai:

1. standartinių ląstelių metodas;

2. įvairiagabaričių fragmentų sintezės metodas,

3. hierarchinės sintezės metodas;

4. parametrinės sintezės metodas.

SDIG topologijos sintezei plačiai naudojami formalūs automatizuotojo konstravimo būdai, dažniausiai matematiniai grafų teorijos metodai. Pavyzdžiui, turime struktūrinę schemą, kurios fragmentai turi unifikuotus kartotinius matmenis (11.8 a pav.) 11.8 b paveiksle pateiktas pradinis schemos grafas, kuriame fragmentai ir kontaktinės aikštelės atvaizduojamos ggrafo viršūnėmis, o ryšiai – grafo lankais. Šis grafas nėra plokščias, nes dalis lankų kertasi. Susikirtimų pašalinimui pradinis grafas pertvarkomas į plokščią grafą (11.8 c pav.), iš kurio, įvertinant realius fragmentų matmenis, sudaromas kristalo planas. Perstačius kai kuriuos fragmentus gauname optimizuotą grafo variantą, kuriame galimas didesnis elementų tankis ir mažesnis sujungimų ilgis.

11.8 pav.

11.4.3. Topologijos verifikacija

Suprojektavus topologinį piešinį, tiek dialoginiu būdu, tiek automatizuoto projektavimo priemonėmis, būtina patikrinti, ar joje išlaikytos leistinos geometrinės normos, ar nėra projektavimo klaidų ir aptiktas klaidas ištaisyti automatizuotai arba rankiniu būdu. Be to būtina patikrinti, ar mus tenkina suprojektuotos schemos topologijos elektriniai parametrai. Tuo tikslu vykdoma topologinio piešinio verifikacija.

Skiriamos trys objektų grupės:

a) geometrinių parametrų kontrolė. Čia tikrinam ar nebuvo nukrypta nuo technologinių normų, t.y. ar išlaikytas minimalus jungiamųjų takelių plotis, minimalūs atstumai tarp elementų ir t.t.

b) sujungimų kontrolė . Čia aptinkami defektai ir paklaidos formuojant schemos elementus, jungiamuosius takelius, įsitikinama, kad suformuoti visi reikiami sujungimai ir, kad egzistuojantys sujungimai teisingi.

c) elektrinių charakteristikų kontrolė. Tikrinam ar topologinės schemos realizacija atitinka projektuotojo keliamus elektriniai keliamus reikalavimus.

Pirmosios (a) dalies kontrolę galima pilnai atlikti patikrinus topologijos (arba šablonų) piešinių geometrinius matmenis. Antrosios (b) dalies kontrolę sudaro elektrinės schemos analizė. Čia, remiantis geometrine informacija, atstatoma loginė arba principinė elektrinė (tranzistorių lygio) schema, kuri sulyginama su ppradiniu projektu. Trečiosios (c) dalies kontrolės metu iš grafinės informacijos nustatomi parazitinių talpų ir varžų dydžiai, kuriuos sąlygoja konkreti topologija. Šioje kontrolės dalyje pageidautina sumodeliuoti iš topologijos atstatytos elektrinės schemos charakteristikas.

11.5 Programų paketai integrinių grandynų modeliavimui ir topologijos projektavimui

Integrinių grandynų, tame tarpe ir sparčių ASK, automatizuoto projektavimo programų paketus galima suskirstyti į dvi grupes:

1. Elektrinių schemų veikimo modeliavimo.

2. Topologijos projektavimo.

Modeliavimui skirti paketai yra plačiai naudojami ir kitose radioelektronikos srityse, todėl jie labiau paplitę. Daugelis programų teikia panašias galimybes. Paminėsime kelis iš jų, kurie gali būti panaudoti sparčių ASK analoginiams grandynams modeliuoti ir analizuoti.

Vienas iš labiausiai paplitusių paketų, leidžiančių atlikti pilną analoginių skaitmeninių schemų modeliavimą yra korporacijos Microsim programų paketas DesignLab 8.0 [15], kuris dabar tapo Cadence firmos programų paketu OrCAD [29,30]. Tai galingas paketas, kuris leidžia atlikti visą eilę schemų projektavimui ir modeliavimui skirtų veiksmų: tai schemos įvedimas, jos modeliavimas, modeliavimas makromodelių lygyje, parametrinis optimizavimas, schemos elementų modelių aprašymas, modeliavimo rezultatų peržiūra. Net ir labai sudėtingi projektai greitai peržiūrimi naudojant hierarchija paremtą naršyklę.

Šis paketas susideda iš kelių sudedamųjų dalių: Schematics – elektrinės principinės schemos įvedimas; StmEd – modeliavimo signalų redagavimas; Parts – schemos elementų įvedimas ir modelio aprašymas; PSpice – analoginių ir mišrių analoginių skaitmeninių schemų modeliavimo programa;

Probe – modeliavimo rezultatų peržiūros programa ir kitos programos.

Paketo pagrindą sudaro programa PSpice, kuri yra labiausiai žinoma schemotechninio modeliavimo programos Spice (Simulation Program with Integrated Circuit Emphasis) modifikacija. Programa PSpice leidžia atlikti tokius skaičiavimus: dažninių charakteristikų ir triukšmo lygio, nuolatinės srovės režimo skaičiavimą, statistinę analizę Monte-Karlo metodu, parametrinę ir temperatūrinę analizę, nuolatinės srovės perdavimo funkcijos skaičiavimą, pereinamųjų procesų skaičiavimą analoginėse ir mišriose schemose. Galima modeliuoti įvairias aukšto dažnio schemas, naudojant standartinius arba sudėtingus ir kompleksinius specialius modelius. Yra galimybė kurti ssavo modelius. Turint realius elementų modelius galima gauti tikslius modeliavimo rezultatus, kurie praktiškai nesiskiria nuo pagamintos schemos išmatuotų parametrų.

Star H-Spice [31]. Tai kompanijos Avant! programa, skirta aukštadažnių (dešimčių GHZ ir daugiau) integrinių ir diskretinių elementų schemų modeliavimui. Tai daug greitesnis ir tikslesnis paketas negu Spice, tačiau šiai programai reikalingi kiti komponenčių modeliai, kurie yra pritaikyti minėtiems dažniams. H-Spice yra integruota į visus pagrindinius paketus, tokius kaip Cadence, Innoveda, tačiau šie paketai skirti darbui tik su darbo stotimis. Yra ir atskira pprogramos H-Spice versija galinti dirbti PC tipo kompiuteriuose.

Electronic WorkBench [32]. Tai programa skirta elektroninių įtaisų, sukonstruotų iš analoginių ir skaitmeninių elementų, procesų modeliavimui. Didelis pasirinkimas virtualių generatorių, testerių, oscilografų. Schemų redaktorius suderinamas su PSpice. Pilnas analizės rinkinys gerina darbo našumą. PPSpice3 variklis daro analoginę, skaitmeninę ir mišrią analoginę skaitmeninę simuliaciją galinga ir tikslia.

Microwave Office [33]. Tai profesionalus EDA (electronic design automation) 32 bitų paketas. Pagrindinė programos funkcija – superaukštų dažnių įrenginių modeliavimas. Leidžia nesunkiai įvesti schemas modeliavimui ir sluoksnines struktūras mikrobangų analizei. Galima skaičiuoti sudėtingas elektromagnetinio lauko struktūras, projektuoti erdvines aukštojo dažnio schemas ant keramikos pagrindų bei atlikti kitus tyrimus. Netinka topologijos sudarymui. Tinka tik ASK mikrojuostelinių jungiamųjų linijų modeliavimui.

Cadence [34]. Tai vienas galingiausių programinių paketų, skirtų profesionaliam integrinių grandynų modeliavimui ir topologijos projektavimui bei turintis visas tam reikalingas priemones. Šis paketas leidžia atlikti principinės elektrinės schemos įvedimą, modeliavimą, sintezę, optimizaciją, topologijos sudarymą, projektavimo taisyklių patikrinimą, topologijos atvertimą į principinę elektrinę schemą, topologijos parazitinių elementų įvertinimą. Tačiau, kaip ir visi pprofesionalūs programiniai paketai, šis paketas negali dirbti PC tipo kompiuteriuose. Pagrindinis šio paketo modulis veikia tik Sun Soliaris platformos kompiuteriuose.

Integrinių grandynų topologijos projektavimui skirtų programų paketų pasirinkimas nėra toks platus kaip schemų modeliavimui skirtų programų.

Tanner Tools Pro [35]. Tai galingas programinis paketas, skirtas integrinių grandynų projektavimui. Paketas leidžia vykdyti projektavimą tiek loginiame, tiek fiziniame lygyje. Programinis paketas susideda iš tokių stambių dalių:

S–EditTM (Schematic Editor) – principinių elektrinių schemų sudarymo programa. Leidžia lengvai ir greitai sudarinėti ir modifikuoti elektrines principines schemas. YYra galimybė pasinaudoti komponenčių biblioteka bei nurodyti specifinius technologinius reikalavimus.

T–SPICETM (Circuit Simulator) – galingas suprojektuotų analoginių ir mišrių (analoginių/loginių) grandynų modeliavimo įrankis, leidžiantis vykdyti įvairius tyrimus, o priklausomybes pateikiantis grafiniu pavidalu naudojant pagalbinę programą W-EditTM. Pasižymi greitaveikiškumu ir tikslumu. Leidžia tirti grandines, turinčias net iki 200 000 elementų. T-Spice naudoja Spice modelius, modelių lenteles, vartotojų sukurtus modelius ir nuosavą modelių biblioteką (Advanced Model Library).

LVS (Layout versus Schematic Netlist Comparator) – programa, leidžianti palyginti projektavimo metu gautą topologiją su pradine elektrine principine schema. LVS dirba su standartiniu (SPICE formato bei kitų populiarių programų) grandinių sąrašu.

L-EDITTM (Full Custom Layout Editor) – jame vykdomas fizinio lygio projektavimas – tai yra sudaroma mikroschemos turimos elektrinės principinės schemos topologija. Ši programa turi tokias galimybes:

sluoksnių redagavimas;

automatinis standartinių ląstelių išdėstymas ir trasavimas (L-Edit/SPR);

projektavimo taisyklių patikrinimas (DRC);

schemos sujungimų sąrašo sudarymas iš esančios topologijos (L-Edit/Extract).

Programa leidžia lengvai ir greitai redaguoti sudarytus topologijos sluoksnius. Palaiko hierarchinį projektavimą. Leidžia naudoti neribotą sluoksnių, celių bei hierarchijos lygių skaičių.

Programa taip pat turi visus pagrindinius braižymo primityvus ir leidžia braižyti įvairiais kampais. Taip pat palaiko įvairias papildomas pagalbines funkcijas, tokias kaip, pavyzdžiui, grupavimas, ištempimas per lango plotį ir panašiai.

L-Edit taip pat gali įrašyti vykdomą darbą formatais GDS II ir CIF.

Sudedamoji programos ddalis vykdo automatinį standartinių celių trasavimą ir gali sudaryti mikroschemos topologiją nereikalaujant iš vartotojo ką nors redaguoti papildomai. Ji priima grandinių sąrašą sukurtą S-Edit programa.

My Chip [36]. tai galingas, pilnai sukomplektuotas programų paketas, skirtas automatizuotam integrinių grandynų projektavimui. Paketas susideda iš kelių sudėtinių dalių:

• LayEd (Layout Editor) – programa skirta topologijos sluoksnių redagavimui,

• MyDRC (Design Rule Checker) – projektavimo taisyklių tikrinimas,

• LayNet (Layout Netlist Extractor) – elektrinės principinės schemos sujungimų sąrašo (netlist) sudarymas iš sudarytos topologijos,

• MyLVS (Layout Ver. Schematic) – sudaryto schemos sujungimų sąrašo palyginimas su Spice sujungimų sąrašu,

• CifGds (Database Converter) – projekto duomenų transliatorius.

Programų paketas “My Chip” galima sakyti yra “Tanner Tools Pro” analogas, neturintis modeliavimo įrankių.

Be paminėtų modeliavimui ir topologijos projektavimui skirtų programinių paketų yra ir kitų. Beveik visi paminėti programiniai paketai turi mums reikalingų programų, o modeliavimo rezultatai mūsų atveju praktiškai sutampa. Sparčių ASK analoginiams grandynams modeliuoti ir analizuoti naudosime MicroSim kompanijos programinį paketą “DesignLab 8.0”, o topologijos projektavimui naudosime Tanner Research Inc. programinio paketo “Tanner Tools Pro” programą “L-Edit”.

11.6 Tanner T-Spice paketo aprašymas

Reikalavimai sistemai yra tokie:

Microsoft(r) Windows 95, 98, or NT 4.0;

Intel(r) Pentium procesorius;

38 MB laisvos vietos diske;

32 MB RAM;

800 x 600 minitoriaus skiriamoji geba;

256 spalvų spalvotas monitorius, valdomas grafinės plokštės draiverio.

T-Spice Version 66 paketas sudarytas iš tokių dalių:

T-Spice Pro

The S-Edit, T-Spice, T-Spice GUI, ir W-Edit programos su vadovėliais ir pavyzdžių failais, schemų bibliotekomis, vykdymo bibliotekomis ir kitais į komplektą įeinančiais komponentais.

Internete pateikta dokumentacija Adobe Acrobat formatu yra šiomis temomis:

T-Spice Pro vartotojo vadovas

T-Spice vartotojo vadovas ir nuorodos

S-Edit vartotojo vadovas ir nuorodos

W-Edit vartotojo vadovas ir nuorodos.

Adobe Acrobat Reader versija 3.01 (Acrobat Reader naudojamas T-Spice Pro dokumentų peržiūrai ir jų naršymui).

Rainbow Inc. Sentinel System Drivers version 5.33

Šie draiveriai leidžia T-Spice Pro programoms susisiekti su kitomis apsaugotomis nuo kopijavimo programomis per kompiuterių lygiagretųjį prievadą. Paketo T-Spice struktūra pateikta grafinėje dalyje, 11.XX pav.

T – Spice schemų simuliatorius vykdo tikslią ir greitą analoginių ir maišytų analoginių – skaitmeninių schemų simuliaciją. Simuliacija gali būti didelės apimties, su šimtais tūkstančių schemų elementų.

Išplėstasis modelių paketas apjungia daugumą naujausių modelių, kas leidžia atlikti realistišką simuliaciją. Į paketą įeina sujungtų elementų modeliai bei vartotojo modelių kūrimo galimybė.

11.19 pav. Tanner T-Spice struktūra

W – Edit signalo formos peržiūros priemonė skirta T – Space darbo rezultatų peržiūrai ir signalo formos tolygiam brėžimui dar nesibaigus simuliacijai.

S – Edit schemų redaktorius skirtas schemų įvedimui.

Svarbi T – Spice funkcija yra prieš gamybą atliekama verifikacija. Projektuotojai šiuo paketu atlieka paskutinius tikrinimo ir derinimo darbus prieš gamybą.

L-Edit Pro 8.4

Tai

greitai veikiantis topologijos sluoksnių redaktorius. Greitas, lengvai naudojamas, leidžiantis kurti analogines ir maišytų signalų mikroschemas. Naudojami gamyboje suderinami failų formatai GDS, CIF, SPICE ir EDIF. L-Edit Pro yra biblioteka ir projektavimo taisyklių rinkiniai, kurie leidžia bet kada patikrinti elementų būseną.

4.1. L-Edit Pro 8.4

L-Edit Pro 8.4 yra naujausia versija. Todėl reikalavimai sistemai yra didesni:

Microsoft (r) Windows 2000, Windows NT 4.0 (Service Pack 3 ar naujesnis), Windows XP, Windows 98/ME;

Pentium (ar geresnis) procesorius, 350 ar daugiau MHz;

64 MB RAM ar daugiau –– Windows 98/ME;

128 MB RAM ar daugiau – Windows 2000/NT/XP;

100 MB laisvos vietos diske (ir dar 100 MB darbo metu).

Tanner Tools Pro

Tai nauji paketo priedai. Į juos įeina Simulation Tools, Fronted and Netlist, Mask-Level Tools, Tanner Library. Mikroschemų projektavimui aktualiausi priedai yra Mask-Level Tools. Į juos įeina priedai Layout Editor, Design Rule Checking, Device Extraction, Standard Cell Place & Route, Block Place & Route.

Layout Editor (L-Edit) yra grafinis sluoksnių redaktorius.

11.20 pav. Tanner paketo dalis Layout Editor

Šis redaktorius leidžia naudoti nneribotą skaičių sluoksnių, celių, hierarchijos lygių. Galima įkelti ir iškelti GDS II arba CIF failų formatus.

Design Rule Checking (L-Edit / DRC) yra vartotojo konfigūruojama projektavimo apribojimų tikrinimo priemonė. Galima tikrinti tiek visą mikroschemą, tiek atskirą vietą. Klaidos parodomos tekstiniame faile aarba ekrane naudojant specialias žymes. Naudojami  matavimo vienetai leidžia lengvai pakeisti skalę pereinant prie naujesnės technologijos.

Device Extraction (L-Edit/Extract™ ) sukuria SPICE – suderinamą grandinių sujungimo sąrašą iš L-Edit sluoksnių. Gali būti aktyvieji ir pasyvieji elementai, taip pat aprašomi R, C parametrai, komponento ilgis, plotis.

Standard Cell Place & Route (L-Edit/SPR™ ) vykdo standartinį celių dėliojimą ir trasavimą, pagrindo generavimą ir pagrindo trasavimą.

Block Place & Route (L-Edit/BPR™ ) automatiškai dėlioja ir trasuoja projektą naudojant TPR arba EDIF formatų sujungimų sąrašus.

11.21 pav. Tanner paketo dalis Block Place & Route

Technologijos, naudojamos Tanner paketuose, yra įvairios. Pavyzdžiui, AMI 1,5 m, AMI 0,5 m, HP 0,5 m, Paregrine 0,5 m, TSMC 0,35 m, TSMC 0,25 m. Visos šios technologijos yra MOSIS. Taigi, vienpolių tranzistorių technologijos yyra labiausiai paplitę.